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5月21日消息，三星电子执行副总裁李斯宇在IEEE国际微波研讨会（IEEE IMW）2024上透露，公司正致力于4F2 VCT DRAM技术的前沿开发，并预期于2025年内展示该创新型DRAM原型。
目前 3D DRAM 领域商业化研究集中在两种结构上：
一种是 4F2 VCT（Vertical Channel Transistor，垂直通道晶体管） DRAM；另一种是 VS-CAT（Vertical Stacked-Cell Array Transistor，垂直堆叠单元阵列晶体管） DRAM。
前者主要是在 DRAM 单元结构上向 z 方向发展，后者则是类似 3D NAND 一样堆叠多层 DRAM。
市面现有的 DRAM 内存采用 6F2 结构，换用 4F2 结构可缩减约 30% 面积，提高存储密度，不过也对 DRAM 材料提出了更高的要求。
除通过堆叠提升容量外，VS-CAT DRAM 还能降低电流干扰。三星电子预计其将采用存储单元和外围逻辑单元分离的双晶圆结构，因为延续传统的单晶圆设计会带来严重的面积开销。
在分别完成存储单元晶圆和逻辑单元晶圆的生产后，需要进行晶圆对晶圆（W2W）混合键合，才能得到 VS-CAT DRAM 成品，这一过程类似于长江存储在 3D 闪存中使用的 Xtacking 技术。
目前三星电子已在内部实现了 16 层堆叠的 VS-CAT DRAM，美光方面处于 8 层堆叠的水平。
三星电子还在会议上探讨了将 BSPDN 背面供电技术用于 3D DRAM 内存的可能性，Lee Siwoo 认为该技术有助于于未来对单个内存 bank 的精细供电调节。
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